逼签了，大家给点建议，开的不高，但是听说不加班，涨薪幅度不错

岗位： SOC设计工程师 (已收到意向)时间： 约50分钟这次面试官非常注重考察候选人对过往设计经验的深度理解和思考，不只是问“做了什么”，而是反复追问“为什么这么做”以及“还能怎么做”。一、 技术深度考察方向面试的核心是围绕简历上的项目经历，从不同维度进行提问，考察基本功和设计思维。系统架构与设计能力：要求阐述一个你负责的、最复杂的数字系统的顶层架构。 深入探讨系统内的总线设计，比如主次总线的选择、协议的考量以及不同总线间的桥接。 关于多时钟域的设计，会提问时钟方案是如何规划的，以及为什么选择特定的频率，考察对时钟和功耗平衡的理解。 性能与时序收敛能力：要求分析自己设计中，时序最紧张的路径出...

佬们，楼主是模拟ic设计26届应届生，主要做Serdes和时钟方向，收到了几个offer或意向，麻烦了解的大佬们帮忙分析一下如何选择，多谢啦～1.思特威：做CIS，方向跟我不匹配，但是给的略高一些2.芯原南京：做高速接口，方向可以，薪资低，不知道目前是否wlb3.星宸科技：上海，做高速接口，方向对口，薪资比1低，加班适中4.紫光同创：深圳，做给FPGA用的高速接口，加班很多5.长鑫存储：合肥IO设计，方向窄，发展受限，但给的高6.核芯互联：上海，做时钟和Serdes，但公司不大7.寒武纪AE：北京，给的很高，但是方向不太好其余池子里的有：瑞晟（大概率没有），瑞芯，橙科等楼主希望最好能做serdes或者时钟，其他方向如果好跳槽也可以，加班适中就可以接受，希望各位大佬能帮忙分析一下，多谢了～

芯原广州看已经发第一批offer了，不知道什么时候才能泡出来啊