Tempest-Gu
2023-04-19 00:54 University of Pittsburgh FPGA工程师
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你这个输出慢了一拍，题目要求是第四个输入时立刻输出1。 把最后一个always改成由next_state判断就行了。 always@(posedge clk or negedge rst) begin if(!rst) flag <= 1'b0; else if(next_state==S4) flag <= 1'b1; else flag <= 1'b0; end
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