题解 | #多位信号#
多位信号
https://www.nowcoder.com/practice/2df35378ad06477eb3c1fcba16c78709
`timescale 1ns/1ns
module top_module(
input [2:0] in,
output reg a,
output reg b,
output reg c
);
always@(*)
begin
case(in)
3'b000: c = in[0];
3'b001: b = in[1];
3'b010: a = in[2];
endcase
end
endmodule
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