中兴通讯面经-软件开发岗

秋招好像还没结束，但对我来说已经差不多了。211本科985硕士，没论文，非科班出身，这几个标签凑在一起，大概就不该妄想挤进算法岗。想想自己真是走错了好多路。高中搞信息竞赛，大学继续打ACM，虽然最后只是区域赛打铁水平，零零星星只能拿几个蓝桥杯国奖。本科不是计算机专业，靠着那点竞赛底子，保研时也没能挤进985的科班。还被现在被导师忽悠了。他说搞人工智能，我以为是CV/NLP，结果他说的AI是遥感图像处理用的ANN。实验室的服务器甚至有的没有显卡，导师连Python环境都不会配置，整天嚷嚷让学生标注数据。暑假那会儿面C++开发还挺顺利，拿了五六家大厂offer。阴差阳错去做了算法实习，因为时间问题也没能转正。那时候听说AI infra是个方向，想着大模型推理总需要写C++的人吧，就把简历项目都往这个方向靠。问过业内前辈，说技术栈确实相通。还是太天真了。八月底才开始投简历，各大厂连面试都不给。笔试倒是发了一些，大部分都能AK，但做完就石沉大海。总共就面了不到五家公司，全是小厂，倒是给了offer，但总觉得差口气。研究生读得本就痛苦，导师PUA，毕业要求还高。抑郁吃了一年的药才康复。有时候半夜改简历，看着项目经历里那些自己捣鼓的推理优化，忽然觉得可笑——可能我这种半路出家的，本来就不该碰瓷算法岗。可能最难受的是，明明高中就开始写代码，写了这么年算法题，最后连个面试机会都挣不到。导师还在催毕业论文进度，而我连工作都没定下来。要是当初老老实实去做开发就好了。要是没被导师忽悠就好了。要是早点认清自己不是搞算法的料就好了。也许明年春招该回去投C++开发了。只是偶尔还会想起，在实习公司跑通第一个模型的那天下午，显示器里的loss曲线一直在下降，就像我的人生曲线一样，不知道什么时候才能收敛。可惜没要是。

我本来以为是性格测评，没想到是专业笔试简单写一下我记得的笔试题吧总共有7道题，前四道每道题10分，后三道每道20分，好像是这样。全是问答，难度中等吧，时间60min数据运算中的饱和提出处理 C=A+B 不用DW,如何实现，可以写RTL(A,B,C的位宽均为8位；描述时钟域之间的信号交互方式 ---->我写的是跨时钟域处理的东西8-way,32sets,set-associative cache,每条line 16 words,请计算TAG域的位数。（存储器地址为32位，以byte为单位，word=4 bytes） 这道题不是很会建立时间保持时间说明，让画图说-->这个倒是简单，就是...

之前通知的时候明确表示是终面的形式，所以线下分为两次面试，一次业务主管面，一次HR面。主管面压力很大，问到汗流浃背。业务主管面共两个面试官，一个是一面的面试官，一个是技术主管。主要就根据项目经历谈细节，因为简历写了两个较大的项目，所以先是画了这两个项目的功能框图，然后根据框图一直追问细节，直到答不上来为止，压力还是挺大的大概有几个问题1.传感器芯片用的什么型号，能不能说一下工作机理，内部的等效模型。2.为什么后级不加buffer，ADC链路怎么设计的，怎么考虑的。3.电源部分怎么设计的，功率多大，有其他要考虑的地方吗。4.正反电源轨怎么得到的，能不能现场画一下拓扑，讲一下。这样做有什么好处，有没有更好的做法。5.介绍一下阻抗匹配，为什么不做信号线上的阻抗匹配而要用匹配电阻。6. 电源设计pcb有什么要点。7.叠层设计怎么考虑的，有没有进行一些性能测试8.项目量产了吗9.信号幅度有多大，传感器本身的电流输出能力大吗，会对ADC造成什么影响。后面还有一些问题记不清了，总的感觉面试官对细节还是很看重的，后面追问了一些问题，面试官也表示我对细节的理解不够深入后面的HR面就是正常的问题了，网上搜一下就行，问的都一样

岗位：数字设计工程师（想到紫光就直接写FPGA了，又写错一个题目）时长：共计半小时面试流程（电话面）：1️⃣自我介绍2️⃣八股面试官问了一些经典八股，xilinx7系列的资源组成，FPGA选型时的资源评估，cdc，时序优化操作。其中资源组成我忘了说一些硬核了，外设接口啥的。3️⃣项目主要关注FPGA的工程，毕竟是做FPGA的，问了voq是啥，项目中优化的过程。大部分还是考基础。4️⃣反问环节问了紫光的培养流程，还是挺完整的，从总体培训，到企业文化，到一对一导师。5️⃣总体感受面试官感觉还挺累的，不过还是很专业👍，面试体验还是很不错的。