IC验证学霸笔记2——Verilog 概述
Verilog 常用的仿真软件为VCS，仿真分为前仿真和后仿真；
前仿真：通过RTL实现的Verilog代码，通过VCS仿真工具实现的编译，仿真；
后仿真：通过综合工具，将RTL代码综合成门级网表，门电路之后通过VCS进行的编译，仿真；
何为HDL
HDL（hardware description language) 硬件描述语言。
HDL语言既包含一些高级程序设计语言的结构形式，同时也兼顾描述硬件线路连接的具体结构
HDL语言是并发的，即具有在同一时刻执行多个命令的能力，一般来讲，编程语言是非并行的，但在实际硬件中许多操作都是在同一时刻发生的，所以HDL语言具有并发的特征；
HDL语言有时序的概念，一般来讲编程语言的没有时序概念的，但在硬件电路中从输入到输出总是有延迟存在的，为描述这些特征，HDL需要建立时序的概念。因此使用除了可以描述硬件电路的功能外还可以描述其时序要求。
Verilog HDL vs VHDL
HDL和VHDL都是用于逻辑设计的硬件描述语言并且都已成为IEEE标准，VHDL是在1987年成为IEEE标准，而HDL是在1995年才成为标准
Verilog HDL 和VHDL共同的特点：
能形式化的抽象表示电路的行为和结构
支持逻辑设计中层次和范围的描述，可借用高级语言的精巧结构来简化电路行为的描述
具有电路仿真和验证机制以保证设计的正确性
支持电路描述从高级到低级的综合转换
硬件描述与实现工艺无关，有关工艺参数可通过语言提供的属性包括进去便于文档管理易于理解和设计重用。
Verilog HDL 和VHDL也各有特点：
VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用
Verilog 侧重于电路描述，从而更多的为电路级设计人员所采用
HDL 拥有更广泛的设计群体，乘成熟的资源也远比VHDL丰富
HDL 在系统级抽象方面比VHDL略差一些而在门级开关电路描述方面比VHDL强得多
HDL的用途
ASIC和FPGA工程师编写可综合的RTL代码
高抽象级系统仿真进行系统结构开发
测试工程师用于编写各种层次的测试程序
用于ASIC和FPGA单元或更高层次的模块的模型开发
数字系统
数字系统抽象层次
系统级（SOC system on chip）：系统级是数字系统设计的最高层次，可包含若干芯片。如果是SOC设计，则在一个系统芯片上，也会有若干类似于处理器，存储器这样的部件；
算法级： 算法级比系统级低一级，是对整个系统的数学模型进行建模，一般通过对输入/输出之间的关系描述，来模拟器件的行为，验证其功能是否正确，而不考虑具体的硬件实现。
RTL 级（Register transfer level)：比算法级更低的是RTL级（寄存器变换级）。
逻辑门级：比如与门，或门，非门。
开关级：主要由晶体管，电容，电阻实现。
物理级：几何图形
Verilog 建模
Verilog 使用模块（module）的概念来代表一个基本的功能块。模块通过接口（输入/输出）被高层的模块调用，但隐藏了内部的具体细节。这样就使得设计者可以方便的对某个模块进行修改，而不影响设计的其他部分。
在数字电路中，数字电路可以简单归纳为两种要素：线和器件
线：线是器件管脚之间的物理连线；Verilog中用变量wire；
器件：等同于模块的概念；Verilog中用module；
Verilog的建模实际上就是如何使用HDL语言对数字电路的两种基本要素的特性及相互之间的关系进行描述的过程。
Verilog中，模块声明由关键字module开始，关键字endmodule则必须出现在模块定义的结尾。每个模块必须具有一个模块名，有它唯一地标示这个模块，模块的端口列表则描述这个模块的输入和输出端口。
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前仿真：通过RTL实现的Verilog代码，通过VCS仿真工具实现的编译，仿真；
后仿真：通过综合工具，将RTL代码综合成门级网表，门电路之后通过VCS进行的编译，仿真；
何为HDL
HDL（hardware description language) 硬件描述语言。
具有特殊功能结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言，这种特殊的结构能够：
- 描述电路的连接
- 描述电路的功能
- 在不同抽象级上描述电路
- 描述电路的时序
- 表达具有并行性
HDL语言既包含一些高级程序设计语言的结构形式，同时也兼顾描述硬件线路连接的具体结构
HDL语言是并发的，即具有在同一时刻执行多个命令的能力，一般来讲，编程语言是非并行的，但在实际硬件中许多操作都是在同一时刻发生的，所以HDL语言具有并发的特征；
HDL语言有时序的概念，一般来讲编程语言的没有时序概念的，但在硬件电路中从输入到输出总是有延迟存在的，为描述这些特征，HDL需要建立时序的概念。因此使用除了可以描述硬件电路的功能外还可以描述其时序要求。
Verilog HDL vs VHDL
HDL和VHDL都是用于逻辑设计的硬件描述语言并且都已成为IEEE标准，VHDL是在1987年成为IEEE标准，而HDL是在1995年才成为标准
Verilog HDL 和VHDL共同的特点：
能形式化的抽象表示电路的行为和结构
支持逻辑设计中层次和范围的描述，可借用高级语言的精巧结构来简化电路行为的描述
具有电路仿真和验证机制以保证设计的正确性
支持电路描述从高级到低级的综合转换
硬件描述与实现工艺无关，有关工艺参数可通过语言提供的属性包括进去便于文档管理易于理解和设计重用。
Verilog HDL 和VHDL也各有特点：
VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用
Verilog 侧重于电路描述，从而更多的为电路级设计人员所采用
HDL 拥有更广泛的设计群体，乘成熟的资源也远比VHDL丰富
HDL 在系统级抽象方面比VHDL略差一些而在门级开关电路描述方面比VHDL强得多
HDL的用途
ASIC和FPGA工程师编写可综合的RTL代码
高抽象级系统仿真进行系统结构开发
测试工程师用于编写各种层次的测试程序
用于ASIC和FPGA单元或更高层次的模块的模型开发
数字系统
数字系统抽象层次
系统级（SOC system on chip）：系统级是数字系统设计的最高层次，可包含若干芯片。如果是SOC设计，则在一个系统芯片上，也会有若干类似于处理器，存储器这样的部件；
算法级： 算法级比系统级低一级，是对整个系统的数学模型进行建模，一般通过对输入/输出之间的关系描述，来模拟器件的行为，验证其功能是否正确，而不考虑具体的硬件实现。
RTL 级（Register transfer level)：比算法级更低的是RTL级（寄存器变换级）。
逻辑门级：比如与门，或门，非门。
开关级：主要由晶体管，电容，电阻实现。
物理级：几何图形
Verilog 建模
Verilog 使用模块（module）的概念来代表一个基本的功能块。模块通过接口（输入/输出）被高层的模块调用，但隐藏了内部的具体细节。这样就使得设计者可以方便的对某个模块进行修改，而不影响设计的其他部分。
在数字电路中，数字电路可以简单归纳为两种要素：线和器件
线：线是器件管脚之间的物理连线；Verilog中用变量wire；
器件：等同于模块的概念；Verilog中用module；
Verilog的建模实际上就是如何使用HDL语言对数字电路的两种基本要素的特性及相互之间的关系进行描述的过程。
Verilog中，模块声明由关键字module开始，关键字endmodule则必须出现在模块定义的结尾。每个模块必须具有一个模块名，有它唯一地标示这个模块，模块的端口列表则描述这个模块的输入和输出端口。
注：优秀验证学员随堂笔记，已经征求到学生的同意，会持续给牛友们分享！
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