FPGA数字IC笔试面试014—时序分析hold time
下面的电路中，flip-flop 2 的 hold time margin 是多少 ns？
（hold time margin，margin是裕量，整个是保持时间裕量）
答案：0.2
解析：
（1）A输入端口经过与门到达 flop2 的路径不需要分析（已经设置了fasle path伪路径，不进行时序分析）；
（2）B输入口输入延时 input delay 为 5 ns，如下图所示，B 输入有效跳变发生在时钟 CLK 有效沿 5 ns 后；
（3）CLK 输入端口到达 flop1 的 CK 时钟口有路径延时 0.3 ns，如下图所示；
（4）CLK 输入端口到达 flop2 的 CK 时钟口有路径延时 0.5 ns，即相对 flop1.CK 有 0.2 ns 延时，如下图所示；
（5）flop1 的 Q 输出相对 flop1.CK 延时 Tco（即图中 Tck2q）；
（6）flop1 的 Q 输出到达 flop2 的 D 输入端还需要 Tdata（或者叫 Tlogic）；
（7）上述时间要大于 Tskew 时钟抖动 和 Th 保持时间，否则可能出现亚稳态，Tck2q + Tlogic - Tskew - Th >= 0；
Hold slack = （Tclk1 - Tclk2）+Tco + Tdata - Th（其中 Tskew = Tclk2 - Tclk1），所以：
Hold slack = Tco + Tdata - Th - Tskew >= 0
【收藏！】FPGA数字IC求职必备知识点目录——持续更新
https://www.nowcoder.com/discuss/959891?source_id=profile_create_nctrack&channel=-1初入职场破冰“三板斧”——朋友圈多点赞，真干活我选着干https://www.nowcoder.com/discuss/955024?source_id=profile_create_nctrack&channel=-1
如何选择一份实习？——聊聊实习和对秋招的影响https://www.nowcoder.com/discuss/953291?source_id=profile_create_nctrack&channel=-1
FPGA数字IC笔试面试求职必备—同步FIFO详解及代码分享https://www.nowcoder.com/discuss/952285?source_id=profile_create_nctrack&channel=-1
FPGA数字IC笔试100道题 文章被收录于专栏
笔试刷题及解析，FPGA和数字IC类的笔试题汇总、解析，助力实习、提前批、秋招
查看14道真题和解析
投递北京智谱华章科技等公司6个岗位 >