【开卷】第七期 ​诺瓦科技2022数字IC设计提前批笔试

单选题（每题2分 共20题）

1.状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（  ）

A一段式寄存器输出，易产生毛刺，不利于时序约束；

B二段式组合逻辑输出，不产生毛刺，有利于时序约束；

C三段式寄存器输出，不产生毛刺，有利于时序约束；

D所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。

2.线网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（  ）

A 4'b1101

B 4' b0011

C 4' bxx11

D 4' bzz11

3. "a=4' b11001，b=4'  bx110" 选出正确的运算结果（  ）

A a&b=0

B a&&b= 1

C b&a=x

D b8a=x

4.下列描述代码可综合的是（  ）

A fork... join

B assign/deassign

C if ... else和case

D repeat和forever

5. reg[255:0] mem[7:0]正确的赋值是（  ）

A mem[5]==3' d0；

B mem[10]=8' d1；

C mem=0；

D mem[5][3:0]=4' d1；

6.以下关于逻辑综合中解决congestion问题描述不正确的是（  ）

A禁用多引脚标准单元，例如4输入引脚以上的标准单元

B使用partial blockage以降低congestion区域的cell density

C过多使用MUX单元不利于congestion的优化，因此MUX单元要尽可能禁用

D尽可能使用DCG做逻辑综合

7.综合不包括下面哪一个过程（  ）

A Translation

B Routing

C Mapping

D Logic Optimization

8.下面关于FIFO的描述正确的是

A FIFO的读写必须属于同一时钟域

B FIFO是先进先出的存储器

C外部不可以直接操作FIFO的读写地址

D FIFO的空信号在写时钟域产生，满信号在读时钟域产生

9. Verilog语言中，下列哪些语句不可以被综合（  ）

A generate语句块

B for语句块

C function语句块

D force语句

10. 下面表达式中结果位1' b1的是（  ）

A 4' b1010&4'  b1101

B !4' b1001 || ！4' b0000

C &4' b1101

D ~4' b1100

简答题

11.简述流水线设计的方法和作用。

12.怎样用D触发器、与或非组成二分频电路?

13.请根据下面的设计描述，尽可能多的列出你所能想到的用于功能验证的测试点

一个异步FIFO, rdata和wdata均为8位数据，FIFO深度为16，当rst_n输入为低时，FIFO被复位，当wclk的上升沿采样到wr为高时，数据被写入FIFO，当rclk的上升沿采样到rd为高时，FIFO输出数据。此外，当FIFO为空时，empty信号输出为高，当FIFO满时，full信号输出无高。

14.用D触发器搭建4进制的计数器。

15.设计一个同步fifo，读写时钟相同，其中在写入时每100个时钟周期会写10个，具体哪个时刻写入不确定，在读出侧每10个cycle会读1个，计算FIFO的最小深度?

16.如下代码在综合时是否可以综合出时钟门控电路?如果能，画出时钟门控示意图，如果不能，请修改使信号out可以综合出时钟门控电路。

always @(posedge clk or negadge rst_n) begin

if(rst_n==1' b0)

out <= 64' b0;

else

if (out en)

out<= data；

else

out<=64' b0；

end

编程题

17.用Verilog语言实现一个带使能的模100异步清0计数器；模块定义为module count (out, count_en, clr, clk)；

18.画出可以检测11101串的状态转移图，并用Verilog实现FSM；要求每检测到一次该序列，输出2个周期的高电平信号；要求使用低功耗的状态机编码方式；