芯片前端笔试题目记录

### 2020/08/07
(公司名暂不透漏)
1. 阻塞赋值和非阻塞赋值的区别
2. 寄存器的建立时间和保持时间
3. 时钟倾斜和时钟偏移是什么
4. 亚稳态是怎么产生的?如何避免亚稳态
5. 如何在两个异步时钟之间传输信号
6. 下面程序的输出是什么
```verilog HDL
module quest_for_out();
integer i;
reg clk;
initial begin
clk = 0;
# $finish;
end
always #1 clk = !clk;
always @(posedge clk) begin
for(i = 0; i< 8; i = i+1)begin
if(i == 5)begin
disable FOR_OUT;
end
$display("Current i" %g",i);
end
end
endmodule
```
7. 解释竞争和冒险?分析下面电路是否有竞争和冒险现象,并给出解决方案。
8. 使用AND4 AND2 OR2 INV等逻辑门器件搭建下面的Verilog 代码
> assign out = (a[3:0] != 4'b1010);
9. 实现边沿检测电路,应检测到上升沿和下降沿,其中
- 输入clk, rst_n, data_i
- 输出edge_rising, edge_falling, edge_both
10. 实现三分频电路,并且占空比是50%,其中:
- 输入:clk, rst_n
- 输出:clk_div
11. 用verilog语言描述下面的状态机:

#笔试题目#
全部评论
多谢楼主分享jtl笔试题呀😁
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发布于 2021-04-27 09:54
很基础了,应该是大公司吧。
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发布于 2020-08-07 20:38

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白火同学:大二有这水平很牛了,可以适当对关键信息加粗一点,比如关键技术、性能指标之类的。
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坐标北京,今天和同事一起吃晚饭的时候,听研发说今天面试的1个实习生,疑似使用AI回答问题,说那个男生全程眼神飘忽,不看镜头,眼神向下看应该是在看屏幕,提问项目的时候,话术很AI套话,简单来说就是没有中译中,mentor他们聊天说,以后在招聘优先找能来公司面试的,反正在北京也不缺实习生😂😂
从零开始的转码生活:为啥还要线下,如果mt判断不出来面试的人是否使用ai回答只能说明两件事,一件是本人水平不行,ai话术都判断不出来,还有就是问题问的不行,不能根据项目和经历临时提问,你问的深一点哪有ai的事,而且遇到用ai回答问题的就给挂了呗,又不是所有线上的都用ai,而且我线上面试也不会看镜头,我在回忆的时候眼睛是不会盯着屏幕的
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